Das Testen digitaler Schaltungen spielt eine kritische Rolle bei Design und Herstellung der Zyklen. Es stellt außerdem die Qualität der Teile sicher, die an die Kunden geliefert werden. Test Generierung und das Design for Testability (DFT) sind wesentliche Bestandteile eines automatisierten Design Flows aller Halbleiter-Bauteile. Das Ziel dieser Vorlesung ist fortgeschrittenere Themen für das Testen von digitalen Systemen anzubieten und die erworbenen Grundlagen aus Testing Digital Systems I zu vervollständigen.

Die Themen beinhalten funktionales und strukturelles Testen (design verification vectors, exhaustive test, pseudo-exhaustive test, pseudo-random testing), Grundlagen zur Test Generierung für squentielle Schaltungen (state-machine initialization, time-frame expansion method), zum Built-in Self Test, (test economics of BIST, pattern generation, output response analysis, BIST architectures), Boundry Scan Test (Boundry scan architectures, test methodology), Delay Testing (path delay test, hazard-free, (non-)robust delay tests, transition faults, delay test schemes), Current-Based Testing (motivation, variations and test vectors for IDDQ), Speicher Tests (memory test algorithm, BIST, repair), und DFT für System-on-Chip Systeme.

Das Ziel dieser Vorlesung ist fortgeschrittenere Themen für das Testen von digitalen Systemen anzubieten und die erworbenen Grundlagen aus Testing Digital Systems I zu vervollständigen.