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Digital Design and Test Automation Flow

Digital Design and Test Automation Flow
type: Praktikum (P) links:
semester: SS 2016
lecturer: Prof.Dr. Mehdi Baradaran Tahoori
sws: 4
ects: 3
lv-no.: 24907

Description

The objective of this lab is to have a hands-on practice on major steps in digital design and test automation flow, from system-level specification to physical design and verification, using industrial EDA toolsets Which are predominantly used in the industry and academia. The students will work on some sample designs and go through all major design and test steps, one by one, in different sessions of the lab. So, by the end of this lab, They become familiar with the steps and toolchain in the digital design and test automation flow. The topics include system-level specification and simulation; high-level synthesis; logic-level synthesis and simulation; design for testability; test pattern generation and fault simulation; physical design and verification; timing analysis and closure; area, delay, and power estimation and analysis.

Beschreibung

Electronic Design Automation (EDA) Tools werden bei der Entwicklung fast aller aktueller elektronischer Systeme, die wir in unserem täglichen Leben verwenden wie beispielsweise Smartphones oder Laptops, verwendet. Grund hierfür ist die enorme Komplexität dieser Systeme, so dass diese Software-Helfer möglichst viele Schritte in den Design- und Verifikationsphasen während der Entwicklung übernehmen bzw. automatisieren.

Das Ziel dieses Praktikums ist es, Erfahrungen mit den wesentlichen Schritten des digitalen Design Flows von der Spezifikation auf System-Ebene bis hin zum fertigen physikalischen Layout zu sammeln. Dazu werden typische, industrienahe EDA Tools vorgestellt und verwendet. Darüber hinaus werden die Studenten ebenfalls das Testen digitaler Schaltungen durchführen. Insgesamt werden die folgenden Themen aus dem Design- und Test-Automation-Flow behandelt:

  • Spezifikation, Simulation und Synthese auf System-Ebene

  • Simulation und Synthese auf Logik-Ebene

  • Design for Testability

  • Generierung von Testmustern und Fehlersimulation

  • Physisches Design und Verifikation

  • Timing, Flächen und Verbrauchsanalysen.

 

Date: One full week some time at the end/after the semester

Registration: cdnc@itec.kit.edu

(Deadline 30/05/16)

 

Supervisor: Prof. Dr. Mehdi B. Tahoori

Dr. Saman Kiamehr, M. Saber Golanbari, Nour Sayed

Website: CDNC